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1檢錯與糾錯原理

首先來看看檢錯和糾錯的基本原理。進行差錯控制的基本思想是在信息碼組中以一定規則加入不同方式的冗余碼，以便在信息讀出的時候依靠多余的監督碼或校驗碼來發現或自動糾正錯誤。

針對誤碼發生的特點，即錯誤發生的隨機性和小概率性，它幾乎總是隨機地影響某個字節中的某一位（bit），因此，如果能夠設計自動糾正一位錯誤，而檢測兩位錯誤的編碼方式，就可以大大的提高系統的可靠性。

現在我們以16位的CPU數據總線為例，假定信息源的位數為16，要構造一種能夠糾正一位錯誤，檢查兩位錯誤的編碼方式。根據"糾錯定理"，需要設計最小漢明距離≥4的碼組。我們可以采用線形分組碼，利用線性分組碼的概念可以構造六位監督碼，它們由如下線性關系產生：

其中，d0~d15為16位數據（15為最高位MSB，0為最低位LSB），C0~C5為產生的六位監督碼，表示進行異或運算。

在數據讀出時，我們只需要考察伴隨式S=[S0S1S2S3S4S5]，其中：

很容易證明，根據伴隨式進行誤差診斷，符合表1所列情況。

當S為其它情況時，至少發生兩位錯誤。

可以看出，這種編碼方式可以滿足自動糾正一位錯誤，而發現兩位錯誤的要求。下面就進一步討論如何用電路來實現。

2EDAC電路的設計

EDAC電路必須配合CPU的讀寫時序進行工作，不同類型CPU的時序往往是不一樣的。一般來說，總可以分為讀周期和寫周期。在寫周期時，按照上面的設計邏輯，根據16位數據位生成6位的校驗字，這時，數據位是輸入，校驗位是輸出，并在該寫周期中將數據位和校驗位都存儲到相應的存儲器位置中去，這種情況比較簡單。在讀周期時，情況復雜些，可以設計成三步完成。第一步，在CPU讀信號來之前，由于存儲器地址和片選信號已經有效，可先將數據位和校驗位讀入，這時，數據位和校驗位都是作為輸入。第二步，在讀信號來時，將數據位、校驗位鎖存，同時進行檢測，如果無錯，則不進行任何處理，直接將數據輸出；如果發現二位錯，則產生中斷；如果是一位錯，在輸出上有所反應，并進入下一步。第三步，如果是數據位出錯，將其自動更正，并將正確的值再回寫到相應的內存地址中，將正確的數據值輸出到數據總線；如果是校驗位出錯，可以直接將正確的數據位輸出到數據總線上。這部分功能是EDAC功能的核心，可以用VHDL語言來實現，以下是設計思路。

（1）對輸入的設計

①數據位和校驗位的輸入。

②控制端的輸入。經過前面的分析，一共有四種狀態（寫一種狀態、讀三種狀態），可以設計兩個控制端，設為C0、C1。其功能見表2。

（2）對輸出的設計

①數據位和校驗位的輸出。其中校驗位的輸出在讀周期和寫周期有所不同：在寫周期校驗位輸出是生成的校驗位；而讀周期就沒有必要輸出校驗位了，可以設計為輸出伴隨式S。

②錯誤標記輸出。在應用中，可以設計兩種錯誤標記輸出，分別記為ERR和INT。其中ERR輸出"1"表示數據位有錯誤產生，包括可自動糾正的一位錯誤和兩位或兩位以上錯誤。INT輸出"1"則表示發生了兩位或以上錯誤，無法自動糾正，向CPU申請中斷，由CPU進行異常處理。

在表2中，總結了上面所描述的功能設計。

表2EDAC模塊功能表

控制端存儲器周期功能描述數據位校驗位錯誤標記輸出C0C1ERRINT00寫周期產生校驗位，并輸出輸入輸出0001讀周期讀入數據位和校驗位輸入輸入0011讀周期鎖存數據位和校驗位并進行錯誤檢測鎖存鎖存0/10/110讀周期校正錯誤并輸出診斷結果輸出輸出伴隨式S0/10/1

圖1為EDAC部分邏輯等效圖。

由于邏輯關系已經非常明確了，下面討論采用VHDL語言實現上述EDAC模塊的功能。可以有兩種方法來實現VHDL編程，即RTL級語言描述和行為級語言描述。其中RTL級描述的實現難度比較大，需要根據前面設計的邏輯功能，轉換為基本的門來描述；有效率高和受邏輯綜合軟件的影響小等優點，但可讀性差，實現起來比較困難。因此我們采用的是行為級描述，根據四個輸入作敏感量，用一個進程（process）就可以實現。編程思路是：根據控制端C0和C1進行判斷，如果是寫周期，直接將輸入的數據相應位進行異或后輸出；如果是讀周期，先生成伴隨式S，然后判斷S，用CASE語句執行相應的輸出。需要強調的是在不需要輸出的時候，要把輸出端用高阻封住。VHDL源代碼見本刊網絡補充版（）。

利用這個EDAC模塊再輔以簡單的外圍電路就可以實現較強的EDAC功能，可以把這一部分整個電路都集成到FPGA中。

3仿真結果

仿真環境：MAX+plusII10.0。

仿真模擬器件：FLEX10K系列，EPF10K10LC84-3。

信號功能說明見表3。

表3仿真信號說明

信號名稱功能說明CLK模擬CPU時鐘，在該仿真中設定時鐘頻率為10MHzWRITE模擬CPU發出的寫信號READ模擬CPU發出的讀信號MEMW由EDAC電路發出的內存寫信號，主要用于數據糾正后的回寫HIGH恒為高電平，提供芯片使能信號INTEDAC電路檢測到兩個以上錯誤時發出的中斷請求信號ERREDAC檢測到錯誤時發出的信號，構校驗位產生一位錯誤時不產生該信號CBIN[5..0]6位校驗位輸入DBIN[15..016位數據位輸入CBOUT[5..0寫周期時作校驗輸出，讀周期時輸出為伴隨式SDBOUT[15..016位數據位輸出

（1）寫周期的仿真

圖2所示仿真圖中，275~500ns仿真了一個寫周期，數據輸入是AA55，而校驗位輸出是00，通過驗證是符合上面的設計邏輯的。

（2）讀周期的仿真

在讀周期的仿真中，我們模擬了以下四種情況。

①正確的讀周期：出現在650~975ns，校驗位、數據位都是正確值。

摘要：針對一些惡劣的電磁環境對隨機存儲器（RAM）電路誤碼影響的情況，根據糾錯編碼的基本原理，提出簡單實用的能檢查兩位錯誤并自動糾正一位錯誤的EDAC算法；通過VHDL語言編程設計，由FPGA器件來實現，并給出仿真結果。

關鍵詞：錯誤檢測與糾正（EDAC）漢明距離FPGAVHDL